いつもお世話になっており、有難うございます。
SH7269とRX62Nでｼﾘｱﾙ通信をします。SHはPCLK=66.660MHz、RX62Nは50MHzできるだけ速い通信を行おうとしています。38400bpsで行うと、それぞれの誤差はSH=+0.459%、RX=-0.75%となり良好であると言えます。そこで115200bpsで行った場合、SH=+0.459%、RX=-3.118%となります。つまり常に3.6%程度はずれています。テストしたところ、エラーなく通信しています。通信は11ビットですが、このボーレートを使うのはまずいでしょうか。
u-taro1739さん、こんにちは。NoMaYと申します。今回の件は、誤差でも「偏差」の話が主ですかね。自分の理解では、例えば、スタートビット、データ８ビット、１ストップビット、で計１０ビットの場合、自分がドンピシャリのボーレートで、通信信号波形のエッジが理想的なほどシャープであれば、相手側のボーレート偏差は５％まで許容出来る、ということだったと思います。(１０％でなくて５％なのは、受信側は各ビットの中央(と思しき箇所)にて信号の１／０を判定しようとするので、ズレが５％ずつ累積したら１０ビット目でズレが５０％になって、中央だと思っていた箇所がビットの先頭or末尾のあたりになってしまう、からです。)そして、そもそも自分がドンピシャリのボーレートではなかったり、ドンピシャリの筈でも温度や湿度や経年変化により基準の周波数がズレてしまったり、そういうことがありますので、それらを相手側と公平に分配して考えると、５％では危なくて、自分も相手も２．５％までなら大丈夫かな、という理解です。ですので、UARTに供給されるクロックの大元、例えば、メインクロック発振子とかＨＯＣＯとかの周波数の(温度や湿度や経年変化によるもの込みでの)ズレが、自分側と相手側の合計で１．４％もズレないのであれば、そのまま行けるのかな、と思います。逆に、もっとズレる可能性があるのであれば、他の案にする必要がある、と思います。([追記] すみません、あと、通信信号波形の鈍りの影響の分がありますね。)きっと、こういう考え方をしていけば良い筈、だと思います、、、(１０ビットでなく１１ビットということですので、その分、マージンは少し減るかと思います、、、)
パリティ＋2ストップビットの12ビットの1ビットを16分割して処理するとトータルで192ステップになり8ビットカウンターで処理ができるので妥当な設定に思えます。パリティなし＋1ストップビットの場合はトータル160ステップです。 送信側は145ステップでストップビットをセットして、受信側は152ステップでストップビットを読み込み、送信側は161ステップで次の周期に入り、受信側もカウンタがリセットされます。 ここで3.6%送信側が遅くなると、受信側の150ステップでストップビットがセットされるので読み込みまで2ステップの余裕があります。 115200bpsだと2ステップは17.4uSです。NoMaYさんが指摘しているスタートビットのフォールタイムなど電気的特性等を含めると微妙かもしれません。逆にの想定以上のスピードでシャープな波形にすると信号が暴れてエラーも予想以上に増加する気がします。電圧差を吸収する様な抵抗も要注意です。