R8C/M12Aのシリアルとポート出力のタイミング

７バイトを外部クロック同期シリアルで出力し、最終ビットの送出終了時にポートから信号（ゲート）を制御したいのです。外部クロック１個以内の時間誤差は許容。

１バイトづつ７回、ＴＩビットを見ながらＵ０ＴＢに送信データを書き、７バイト目を書いた後に、ＮＯＰや空ループで調整して最終ビットのタイミングでポートから出力します。
一旦うまく行ったのですが、５バイト目を書く前に演算処理を入れたら、ポート出力のタイミングが狂ってしまいました。（演算時間は同期クロック２個分程度）

つまり、ＴＩビットで示す、送信バッファ空になるタイミング（シリアル送信開始を基準）が、それ以前の演算などの内部処理の有無から影響を受けるのでしょうか？
シリアル回路は外部クロック動作だから、こんな事は無いと思うのですが。

ご意見や対策、よろしくお願いします。