アバランシェ破壊に関して

あまり経験の無いパワーMOS FETの故障に関わる事になりました。

私は、MOS FETにおいてアバランシェ降伏前にパンチスルーによるブレークダウンが発生すると思っております。
また、ドレイン・ソース間電圧の絶対最大定格はパンチスルーで決まるとも思ってます。
しかし、ルネサスのパワーMOS FETアプリケーションノート(RJJ05G0003-1000)では、ゲート・ソースを短絡して、ドレイン・ソース間に過電圧をかけるとブレークダウンによりドレイン・ソースに大電流が流れてトランジスタが破壊されることをアバランシェ破壊としています。パワーMOS FETはアバランシェ降伏によってブレークダウンすると読み取れます。アプリケーションノートにはパンチスルーやリーチスルーの言葉も出てきません。

疑問は、パワーMOS FETにおいて、
1.ゲート・ソースを短絡して、ドレイン・ソース間に過電圧をかけた時にパンチスルーは発生せずにアバランシェ降伏するのでしょうか?
2.パンチスルーが発生しないとすれば、パワーMOS FETの絶対最大定格はアバランシェ降伏で決まると考えて良いのでしょうか?

皆様からのご教授をよろしくお願いします。

Parents
  • リカルドさん。レスポンスをありがとうございます。

    入力電圧が低い時はFETをスイッチングさせて昇圧して、入力電圧が高い時はFETをオフにしてそのまま出力させる電源回路です。
    入力電圧が高く、出力電流が大きい時に、電源スイッチを切られると、FETが故障します。
    開発者は、FETがオフ固定にもかかわらずASO破壊と断定していろいろとやっているようです。
    私は、アバランシェ破壊だと思ってます。
    ここまでは、自分なりにイメージできているので疑問はありません。

    この件で、ルネサスのアプリケーションノートを読みました。
    私の周辺では、アプリケーションノートだとパンチスルーやリーチスルーはなく、アバランシェ降伏のみでブレークダウンが発生すると思ってしまいます。
    これが正しいとすれば、厚いN-で耐圧を稼いでいるとの私の理解に誤りがあることになります。
    一気に、アバランシェ降伏まで電圧が上がることが一般的で、途中をはいぶいているとも思えますが、正解はどこにあるのでしょうか?
Reply
  • リカルドさん。レスポンスをありがとうございます。

    入力電圧が低い時はFETをスイッチングさせて昇圧して、入力電圧が高い時はFETをオフにしてそのまま出力させる電源回路です。
    入力電圧が高く、出力電流が大きい時に、電源スイッチを切られると、FETが故障します。
    開発者は、FETがオフ固定にもかかわらずASO破壊と断定していろいろとやっているようです。
    私は、アバランシェ破壊だと思ってます。
    ここまでは、自分なりにイメージできているので疑問はありません。

    この件で、ルネサスのアプリケーションノートを読みました。
    私の周辺では、アプリケーションノートだとパンチスルーやリーチスルーはなく、アバランシェ降伏のみでブレークダウンが発生すると思ってしまいます。
    これが正しいとすれば、厚いN-で耐圧を稼いでいるとの私の理解に誤りがあることになります。
    一気に、アバランシェ降伏まで電圧が上がることが一般的で、途中をはいぶいているとも思えますが、正解はどこにあるのでしょうか?
Children
  • 回路や配線を見ないと何とも言えませんが、壊れる原因はソースドレイン間の過大電圧でしょう。
     +DC24Vでグランド側にFETスイッチが入ってリレーコイルをON/OFFするとしましょう。
     コイルの両端にダイオードやCRを入れますが、これでOKじゃない。
     コイルのプラス側とソースに最短距離で電解コンデンサを入れます。
     コイル、FET、コンデンサが最小のループになるように配線します。
     
     此処が肝心なんだけど、FETのバイパスを最短距離にする事です。
     ドレインからダイオード、電解コンデンサ、ソースを最短にします。
     その為に別のダイオード、電解コンデンサを使うことも有るでしょう。このコンデンサは+24Vに繋がります。
     
     波形を測ったらどうですか。